[Verilog] Wire와 reg의 차이

 

Wire

 - "연결"에 핵심이 있다.

 - 원소를 서로 연결, 단일 포트나 연속 할당 등의 역할을 수행 가능

 

Reg

 - 절차적 할당

 - reg 와 개념 register는 같다고 할 수 없음

 - 임시적으로 데이터의 저장이 가능, 만약 synthesis를 통해 해당 reg가 지속적으로 data를 유지할 필요가 없다고 판단되면 storage elemet로 구현되지 않음

 - 하지만 과거값을 유지할 필요가 있는 경우, latch나 FF로 구현될 수 있음